Kinh nghiệm đã dạy các nhà thiết kế chip rằng rất khó để điều chỉnh các vấn đề giảm điện áp (IR) muộn trong quá trình thiết kế. IR-ECO(Đơn đặt hàng thay đổi kỹ thuật) đặc biệt khó khăn vì áp lực cạnh tranh luôn đẩy hiệu suất chip đến giới hạn tuyệt đối và thay đổi thiết kế nhằm sửa chữaIR DROPKết thúc thời gian gây tổn hại, dẫn đến nhiều chỉnh sửa hơn và hậu quả ngoài ý muốn. Kết quả là các nhà thiết kế trong quá khứ cảm thấy cần thiết phải thiết kế quá mức mạng phân phối điện để tránh có bất kỳ vấn đề giảm IR nào sau đó.
Nhưng thiết kế quá mức không còn là một lựa chọn khả thi với các quy trình silicon nâng cao ngày nay vì ba lý do.
1.Áp lực cực đoan để giảm mức tiêu thụ điện năng đã dẫn đến điện áp cung cấp thấp hơn, đôi khi chỉ hơn nửa volt. Điều này có nghĩa là lề điện áp đã trở nên mỏng dao cạo và số lượng thiết kế quá mức sẽ được yêu cầu để loại bỏ nó là bị cấm.
2.Tác động tương đối của việc giảm điện áp động (DVD) đã tăng lên đáng kể. Các sự gia tăng dòng điện cục bộ mạnh gây ra bởi sự chuyển đổi đồng thời của các tế bào lân cận có thể gây ra sự sụt giảm điện áp thoáng qua đáng kể, rất khó dự đoán, với số lượng thiên văn của các kịch bản chuyển đổi có thể.
3.Tốc độ chuyển đổi của các cổng logic quy mô nanomet nhỏ hiện rất nhạy cảm với điện áp cung cấp. Bởi vì điều này, ngay cả IR nhỏ sẽ làm chậm đường dẫn tín hiệu qua cổng đó.
Do đó, các nhà thiết kế bị bỏ lại trong tình huống khó khăn trong việc khám phá một số vấn đề điện áp do DVD bất ngờ và lỗi thời gian khi họ tiếp cận việc đóng cửa thời gian. Trong quá khứ, đây là số lượng ít hơn và IR-ECO có thể được giải quyết bằng một số can thiệp thủ công.
Một giải pháp công nghệ là cần thiết để giải quyết sự phụ thuộc lẫn nhau giữa thời gian và giảm điện áp. Phân tích thả điện áp và phân tích thời gian tĩnh thường là các hoạt động rất khác biệt mà không có sự phối hợp.
